Enflame Tech是一家初創(chuàng)公司，在上海和北京都有研發(fā)中心。他們正在開發(fā)AI培訓平臺解決方案，包括深度學習加速器、PCIe板和軟件棧，目標是云服務(wù)提供商和數(shù)據(jù)中心。

由于本次設(shè)計的重點是AI訓練，所以在車上有一個4-hi HBM2內(nèi)存棧來存儲訓練數(shù)據(jù)。ASIC通過硅插層與HBM2集成。ASIC包含單個集成的硬宏物理量，它有8個獨立的通道，DQ總寬度為1024，信號總數(shù)為3300 +。

本項目的兩個關(guān)鍵要素是插入器的設(shè)計和仿真。在信號完整性方面，HBM和PHY之間的電線長度是精心選擇的，因為較長的長度需要更強的驅(qū)動程序。高速信號路由在M1/M3，屏蔽層在M2。所有信號路由均設(shè)計線長差±0.15%。優(yōu)化后的物理配置包括信號寬度、道間距和屏蔽圖案，如下圖所示。

AI芯片有大量的HBM模具進行并行計算，并且由于微凸和C4凸（micro-bump and C4 bump）的顯著規(guī)模，它為物理設(shè)計和仿真工程師帶來了一定程度的建模困難。完整插入器設(shè)計的功率建模方面，使用Cadence Cadence Sigrity XcitePI提取工具提取SPICE netlist模型。模型后處理可以驗證z阻抗、IR壓降和時域功率波紋，如下圖所示。

功率噪聲是保證HBM總線穩(wěn)定性的關(guān)鍵，同時處理龐大的HBM網(wǎng)系統(tǒng)信號和功率仿真也是當前工具面臨的挑戰(zhàn)。設(shè)計大會的報告提出了兩種預測HBM功率噪聲的創(chuàng)新方法，使用Cadence Sigrity SystemSI和System Explorer工具進行系統(tǒng)時域仿真。電壓倍增法和電流誘導法用于進一步的功率噪聲預測，下圖是一個典型的場景。( “CMF”的首字母縮寫是“當前乘數(shù)”的意思。)

基準測試是通過安裝在參考板上的測試芯片進行的，測試結(jié)果表明，模擬預測與預測數(shù)據(jù)有很好的相關(guān)性。

綜上所述，這些功率建模和噪聲預測技術(shù)可廣泛應用于多種不同類型的2.5D HBM基硅插層設(shè)計。

延伸閱讀——IR壓降

IR壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象。隨著半導體工藝的演進金屬互連線的寬度越來越窄，導致它的電阻值上升，所以在整個芯片范圍內(nèi)將存在一定的IR壓降。IR壓降的大小決定于從電源PAD到所計算的邏輯門單元之間的等效電阻的大小。

SoC設(shè)計中的每一個邏輯門單元的電流都會對設(shè)計中的其它邏輯門單元造成不同程度的IR壓降。如果連接到金屬連線上的邏輯門單元同時有翻轉(zhuǎn)動作，那么因此而導致的IR壓降將會很大。然而，設(shè)計中的某些部分的同時翻轉(zhuǎn)又是非常重要的，例如時鐘網(wǎng)絡(luò)和它所驅(qū)動的寄存器，在一個同步設(shè)計中它們必須同時翻轉(zhuǎn)。因此，一定程度的IR壓降是不可避免的。  

IR壓降可能是局部或全局性的。當相鄰位置一定數(shù)量的邏輯門單元同時有邏輯翻轉(zhuǎn)動作時，就引起局部IR壓降現(xiàn)象，而電源網(wǎng)格某一特定部分的電阻值特別高時，例如R14遠遠超出預計時，也會導致局部IR壓降；當芯片某一區(qū)域內(nèi)的邏輯動作導致其它區(qū)域的IR壓降時，稱之為全局現(xiàn)象。

IR壓降問題的表現(xiàn)常常類似一些時序甚至可能是信號的完整性問題。如果芯片的全局IR壓降過高，則邏輯門就有功能故障，使芯片徹底失效，盡管邏輯仿真顯示設(shè)計是正確的。而局部IR壓降比較敏感，它只在一些特定的條件下才可能發(fā)生，例如所有的總線數(shù)據(jù)同步進行翻轉(zhuǎn)，因此芯片會間歇性的表現(xiàn)出一些功能故障。而IR壓降比較普遍的影響就是降低了芯片的速度。試驗表明，邏輯門單元上5%的IR壓降將使正常的門速度降低15%。